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デジ・ステーション


5分でわかる最新キーワード解説
約40年ぶりの新規格!次世代メモリ「HMC」

日々進歩するIT技術は、ともすると取り残されてしまいそうな勢いで進化の速度を高めています。そこでキーマンズネット編集部がお届けするのが「5分でわかる最新キーワード解説」。このコーナーを読めば、最新IT事情がスラスラ読み解けるようになることうけあい。忙しいアナタもサラっと読めてタメになる、そんなコーナーを目指します。今回のテーマはDRAMの容量・スピードを飛躍的に高め、消費電力は抑える新しい技術「HMC」です。最初の標準規格も策定され、いよいよ姿を現す時を迎えようとしています。

1.「HMC」とは

図1 HMCパッケージのイメージ
図1 HMCパッケージのイメージ

資料提供:マイクロン

Hybrid Memory Cube(HMC)は、この4月に最初の仕様書(HMC Specification v1.0)が公開された、次世代DRAM技術。従来のDRAMに比較して1ビット転送当たり消費電力、インターフェース速度、実装面積、モジュールとしての最大通信速度に飛躍的な革新を実現し、今年中に最初の製品が登場する見込みだ。

1-1.従来のDRAMの課題

IT分野でメモリと言えば、やはり主役はDRAM(Dynamic Random Access Memory)だ。低価格で大容量、しかも高速なDRAMは、コンピュータの主記憶装置として1970年に誕生して以来、他の追随を許さない地位を確立した。この40年以上の間、DRAMそのものやモジュール化技術、インターフェース技術などに絶え間なく改良が加えられてきており、現在主流のDDR3仕様や量産モデル登場が待たれるDDR4仕様がこの流れの先端にある。しかしCPUのマルチコア化が進み、マルチスレッドでの処理が一般化してきた現在、これまでのDRAMアーキテクチャでこの先システム性能を高められるのかに疑念が生じるようになってきた。
 図2にこの十年あまりのDRAMの帯域幅及び消費電力のトレンド(実績と予測)を示す。従来の技術・仕様を踏襲した場合でも、図の破線のように帯域幅は徐々に向上し、消費電力もだんだん低下していくと予想されるが、そのなだらかな改善では、システムが要求するスピードに間に合わなくなる、という懸念がHMC開発の原動力だ。

図2 DRAMの帯域幅と消費電力のトレンド
図2 DRAMの帯域幅と消費電力のトレンド

資料提供:マイクロン

HMCは、2011年2月にマイクロンがコンセプト及びデモ用のチップでの実証を発表した。図では2012年のHMC登場により、DRAMの進化トレンドがどう変わるかを示している。
 具体的には、次のような革新が実現する。

インターフェース速度:DDR3比で15倍以上
消費電力(ビット当たり):70%減
実装面積:RDIMM比で90%近く減
モジュールとしての最大通信速度:160GB/秒以上(~320GBps)

特に通信速度はbpsでなくギガバイト(GB)/秒が単位であることに注意しよう。DDR3ではピン当たり1.6Gbps、モジュールで12.8GB/秒、DDR4ではピン当たり3.2Gbps、モジュールで25.6GB/秒が最大とされているので、その飛躍的な差がお分かりいただけるだろう。最大通信速度は320GB/秒=2560Gbpsとなり、ピン当たりで考えるとDDR3と比べた場合は1600倍ということになり、モジュール単位で考えると25倍という数字になる。

1-2.HMCはDRAMに求められる課題にどう答えるのか

HMCは従来のDRAMと非互換のシリアルインタフェース

この画期的な進歩は、DDR3に至るまでの従来のDRAMアーキテクチャを根本から見直すことによって実現した。大きな違いの1つは転送方式だ。DDRのデータ転送方式は従来からのパラレル方式だが、HMCはデータをパケットで流すシリアル方式とした。外部機器との通信規格のほとんどがパラレルからシリアルへと移行しているように、上限が限られるパラレルインターフェースより、シリアルインターフェースのほうが高速化しやすいからだ。
 しかしこれにより、HMCはDDR3/4へと続いてきたDRAMの系譜を断ち切ることになった。あえて互換性をなくすことにより、新しいIT環境に見合う画期的なメモリデバイスとしての道を選んだことになる。PCなどの一般的なコンピュータへの実装はひとまず考えに入れず、スーパーコンピュータなどの高性能サーバや、超高速なネットワーク機器への実装を想定して開発が進んでいる。

HMCのアーキテクチャの概要

続いてHMCチップがどのようなアーキテクチャをとるのかを見てみよう。図3がそのイメージだ。

図3 HMCのアーキテクチャのイメージ
図3 HMCのアーキテクチャのイメージ

資料提供:マイクロン

図4 シリアルリンクで双方向通信
図4 シリアルリンクで双方向通信

資料提供:マイクロン

図3下部の図に見るように、HMCは3次元形状を持っており、4枚あるいは8枚積層された半導体(シリコンダイ)の層はTSV(Through-Silicon Via/シリコン貫通電極)によって接続されている。その積層した縦の列(Vault)が1つひとつのDRAMとして機能する。つまりこの中に16個のDRAMがパーティショニングされた状態で収められていることになる。すべてのDRAMは共通のロジックベースに接続する。ロジックベースもシリコンダイであり、合計5枚または9枚のシリコンダイで構成されることになる。ロジックベースの裏面から基板に接続し、16本の「レーン」と呼ばれる信号経路(ポート)が引き出され、それが1つのシリアルリンクになる。

通信速度が大幅に向上

このたび策定された仕様では、1キューブあたり4リンクまたは8リンクを持つということなので、現在10Gbps程度転送速度での実績が積まれたシリアルインターフェース技術を用いれば、10(Gbps)×16(レーン)×2(送信・受信)×4(リンク)/8(バイト/ビット)で160GB/秒、8リンクなら320GB/秒の転送速度が出ることになる。シリアルインターフェース技術の先端領域では25?30Gbpsの速度を実現する技術も利用されており、また今後は1レーンあたりの転送速度を28Gbpsまで高めるとしているので、この数値よりも高速化する可能性が高い。

チップとピン数などが減少、実装面積もコンパクト化

こうした構造をとることで、DDR3やDDR4のチップと較べて実装面積が削減できるところもHMCの特徴だ。DDRの系譜では、帯域幅を広くするためにチャネルを増やしてきたが、それに応じてピン数が多くなり、DDR3L-1600では総計670ピンにも達するようになった。またサイズも一気に小さくすることが難しい。
 HMCではチャネルという考え方をとらずに帯域幅を大きく拡大できるため、ピン数は大きく削減でき、サイズも小さくできる。これにより実装がしやすくなり、基板回路設計も単純化できる可能性が高い。DDR3およびDDR4との差を図5に示す。

図5 HMCとDDR3L-1600及びDDR4-3200の比較
図5 HMCとDDR3L-1600及びDDR4-3200の比較

資料提供:マイクロン

メモリコントロールをメモリ側で行う大転換

更に重要なポイントは、メモリコントロール機能をHMC側に備えることだ。もう一度図3の、特に上部に注目していただきたい。この図の中のメモリコントロールに関わる機能は従来のDRAMにはない部分だ。通常は、CPUがDRAMメモリの空間を管理し、DRAMのどこを何に使っているのかを把握・制御するようになっている。この方式が性能向上の妨げになっていた。
 それならCPUからメモリコントロール機能を省き、DRAMモジュール側でタイミング制御などの複雑な制御を行おうというのがHMCの考え方だ。高速なシリアルインターフェースとHMCのDRAM機能(Vault)との接続が半導体ベースのクロスバースイッチで行えるので、2Dのバス配線メタルベースで行う従来方式では無理だった柔軟なメモリ利用が図れるようになった。例えば16個のうちあるVaultが使用中なら別の空いているVaultを利用するといった手配、あるいはCPUが要求するデータが複数VaultにあればビジーでないほうのVaultから送り出す、書き込む時は空いているVaultから先に書き込むというように、CPUからの指令を単にそのまま実行するのではなく、一旦受け止めたら最も効率的な順番で実行するという合理化が行える。結果として性能が上がるというわけだ。

1ビット当たりの転送消費電力削減

またHMCのアーキテクチャによる高速性に加え、メモリ側で電力消費を合理化する制御機能もあるため、処理ビット当たりの消費電力は従来よりも格段に低下すると予想されている。1.28TB/秒のメモリアクセスを想定した試算によると、消費電力はDDR3で2.28kW、DDR4で1.25kWに及ぶのに対し、HMCでは340Wになり、DDR4に比較し73%の電力削減が可能という。

高信頼・高可用性機能の追加

更に信頼性を上げるための機能も強化されている。従来からあるDRAMのデータ修復機能(ECC/Error Correction Code)はもちろん、リンクインターフェースのCRC(Cyclic Redundancy Check)、リンクのリトライ機能など、従来のDRAMモジュールにはなかったエラー訂正機能や自己修復機能も加えられている。

2.HMCの今後

HMCは2011年9月にマイクロンからコンセプトが発表され、10月には同社とサムスンを中心にHMCコンソーシアムが発足、オープンな形での標準仕様策定が始まった。このコンソーシアムには半導体メーカーや機器メーカーが加わり、同年12月にはIBMなどのシステムベンダも参加した、日本からはNEC、富士通、ルネサスが参加しており、現在は100社以上が集うコンソーシアムに発展している。
 4月に公表された標準規格はこうしたメンバーで磨き上げられたものだ。従来のPCの基板設計と同等にCPUから8?10インチの距離に配置する「SR(Short Reach)」と、更にCPUに近い位置に配置できる「USR(Ultra Short Reach)」の2種が規定されている。SR仕様による最初のエンジニアリングサンプルはマイクロンから年内に発表される見込みで、来年には製品への組み込みが始まると予想されている。USR仕様の製品も来年登場の予定だ。
 従来のDRAMより極端に広い帯域幅を持つことから、その能力を使いきれるようなハイエンド領域は今のところ限られるだろう。しかし今後のマルチコアCPUやGPUによるマルチスレッド処理の広がりを考えると、数年後にはHMCの能力を必要とするシステムが増えてきそうだ。やがてはコンシューマ領域への適用までもメーカの視野の片隅には入っているようだ。今後の製品化を注視していきたい。

取材協力 : マイクロン

掲載日:2013年8月14日

キーマンズネット

出典元:株式会社リクルート キーマンズネット 2013年6月19日掲載分

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